기사 원문 -
https://www.tomshardware.com/news/samsung-to-start-making-3nm-chips-in-q2-2022
삼성(Samsung)은 3GAE (3nm급 게이트 만능 조기) 제조 공정을 사용하여 이번 분기에 대량 생산을 시작할 예정이라고 밝혔습니다. 이번 발표는 업계 최초의 3nm급 제조 기술일 뿐만 아니라 GAAFET(게이트 만능 전계 효과 트랜지스터)를 사용하는 최초의 노드이기도 합니다.
삼성의 성명서[PDF] 는 "세계 최초의 GAA 3나노 공정 양산을 통해 기술 리더십을 강화한다"라고 밝혔습니다.
삼성 파운드리의 3GAE 공정 기술 은 삼성이 공식적으로 다중 브리지 채널 전계 효과 트랜지스터(MBCFET)라고 부르는 GAA 트랜지스터를 사용하는 회사의 첫 번째 공정입니다.
삼성은 약 3년 전에 3GAE 및 3GAP 노드를 공식적으로 도입했습니다. 회사는 3GAE 기술을 사용하여 생산된 256Mb GAAFET SRAM 칩을 설명하면서 여러 주장을 펼쳤습니다. 삼성은 이 프로세스를 통해 30%의 성능 향상, 50%의 전력 소비 감소, 최대 80% 더 높은 트랜지스터 밀도(로직 및 SRAM 트랜지스터 혼합 포함)를 달성할 수 있다고 말했습니다. 그러나 성능과 전력 소비의 실제 조합이 삼성에 어떻게 작용할지는 두고 봐야 합니다.
이론적으로 GAAFET는 현재 사용되는 FinFET와 비교할 때 여러 가지 장점이 있습니다. GAA 트랜지스터에서 채널은 수평이고 게이트로 둘러싸여 있습니다. GAA 채널은 에피택시 및 선택적 재료 제거를 사용하여 형성되므로 설계자는 트랜지스터 채널의 너비를 조정하여 이를 정밀하게 조정할 수 있습니다. 더 넓은 채널을 통해 고성능을 얻고 더 좁은 채널을 통해 저전력을 얻습니다. 이러한 정밀도는 트랜지스터 누설 전류(즉, 전력 소비 감소)와 트랜지스터 성능 변동성(모든 것이 잘 작동한다고 가정)을 크게 감소시키며, 이는 더 빠른 수율, 출시 시간 및 개선된 수율을 의미합니다. 또한 Applied Materials 의 최근 발표에 따르면 GAAFET는 전지 면적을 20%~30% 줄일 수 있다고 약속했습니다.
Applied에 대해 말하면서 최근 GAA 트랜지스터 제조의 주요 과제인 사용 가능한 작은 공간에서 채널 주위에 다층 게이트 산화물 및 금속 게이트 스택을 증착해야 하는 필요성을 해결하기 위한 고진공 IMS(통합 재료 솔루션) 시스템에 대해 설명했습니다. Applied Materials의 첫 번째 새로운 IMS 도구는 통합 원자층 증착(ALD), 열, 플라즈마 처리 및 계측 단계를 사용하여 1.5옹스트롬 더 얇은 게이트 산화물을 증착할 수 있습니다. 금속 게이트 IMS는 쌍극자 엔지니어링과 다양한 ALD 단계를 통합합니다.
초기 3nm급 제조 기술인 삼성의 3GAE는 주로 삼성 LSI(삼성 칩 개발 부문)와 SF의 다른 알파 고객 중 한두 명이 사용할 것입니다. 삼성의 LSI와 SF의 다른 초기 고객은 칩을 매우 대량으로 생산하는 경향이 있다는 점을 염두에 두고 3GAE 기술이 해당 제품의 수율과 성능이 기대치를 충족한다고 가정할 때 다소 널리 사용될 것으로 예상합니다.
완전히 새로운 트랜지스터 구조로 전환하는 것은 완전히 새로운 도구뿐만 아니라 완전히 새로운 제조 공정을 포함하기 때문에 일반적으로 위험합니다. 다른 과제는 새로운 배치 방법론, 평면도 규칙 및 모든 새로운 노드에 의해 도입되고 새로운 EDA(전자 설계 자동화) 소프트웨어로 해결되는 라우팅 규칙입니다. 마지막으로 칩 설계자는 비용이 많이 드는 완전히 새로운 IP를 개발해야 합니다.
Bector
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